VeriSide-II: Structure-Aware Power Modeling for Side-Channel Analysis at Register Transfer Level / Farnaghinejad, B., Ruospo, A., Savino, A., Carlo, S.D., Sanchez, E.. - (2026), pp. 1-5. (2026 IEEE 32nd International Symposium on On-Line Testing and Robust System Design (IOLTS) Polignano a Mare (BA), Italy 1-3 July 2026) [10.1109/iolts69666.2026.11633634].

VeriSide-II: Structure-Aware Power Modeling for Side-Channel Analysis at Register Transfer Level

Farnaghinejad, Behnam;Ruospo, Annachiara;Savino, Alessandro;Carlo, Stefano Di;Sanchez, Ernesto
2026

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Utilizza questo identificativo per citare o creare un link a questo documento: https://hdl.handle.net/11583/3013987
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