Archivio Istituzionale della RicercaFARNAGHINEJAD, BEHNAM
FARNAGHINEJAD, BEHNAM
Dipartimento di Automatica e Informatica
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Power Side-Channel Vulnerabilities of a RISC-V Cryptography Accelerator Integrated into CVA6 via Core-V eXtension Interface (CV-X-IF)
In corso di stampa Farnaghinejad, Behnam; Bellizia, Davide; Dolmeta, Alessandra; Masera, Guido; Porsia, Antonio; Ruospo, Annachiara; Di Carlo, Stefano; Savino, Alessandro; Sanchez, Ernesto
Late Contribution: VeriSide: A Modified Verilator for Leakage Assessment at the RTL Level
2025 Farnaghinejad, Behnam; Porsia, Antonio; Ruospo, Annachiara; Savino, Alessandro; Di Carlo, Stefano; Sanchez, Ernesto
| Citazione | Data di pubblicazione | Autori | File |
|---|---|---|---|
| Power Side-Channel Vulnerabilities of a RISC-V Cryptography Accelerator Integrated into CVA6 via Core-V eXtension Interface (CV-X-IF) / Farnaghinejad, Behnam; Bellizia, Davide; Dolmeta, Alessandra; Masera, Guido; Porsia, Antonio; Ruospo, Annachiara; Di Carlo, Stefano; Savino, Alessandro; Sanchez, Ernesto. - (In corso di stampa), pp. 1-10. (Intervento presentato al convegno International Test Conference 2025 tenutosi a San Diego, California (USA) nel September 21-26, 2025). | In corso di stampa | Behnam FarnaghinejadAlessandra DolmetaGuido MaseraAntonio PorsiaAnnachiara RuospoStefano Di CarloAlessandro SavinoErnesto Sanchez + | ITC2025___Power_Side_Channel_Vulnerabilities_of_a_RISC_V_Cryptography_Accelerator_Integrated_into_CVA6_via_CV_X_IF.pdf |
| Late Contribution: VeriSide: A Modified Verilator for Leakage Assessment at the RTL Level / Farnaghinejad, Behnam; Porsia, Antonio; Ruospo, Annachiara; Savino, Alessandro; Di Carlo, Stefano; Sanchez, Ernesto. - (2025), pp. 1-2. (Intervento presentato al convegno 26th IEEE Latin American Test Samposium 2025 tenutosi a San Andres Islas (COL) nel 11-14 March 2025) [10.1109/lats65346.2025.10963943]. | 1-gen-2025 | Farnaghinejad, BehnamPorsia, AntonioRuospo, AnnachiaraSavino, AlessandroDi Carlo, StefanoSanchez, Ernesto | LATS2025_IRIS.pdf; Late_Contribution_VeriSide_A_Modified_Verilator_for_Leakage_Assessment_at_the_RTL_Level.pdf |