Archivio Istituzionale della RicercaMitigation techniques for SET effects introduce severe timing penalties to the hardened circuit. In this paper, we develop a new SET mitigation approach not introducing timing degradation. Experimental results on Flash-based FPGAs demonstrate its effectiveness.
A Zero-Timing Overhead SET Mitigation Approach for Flash-based FPGAs / Azimi, Sarah; Du, Boyang; Sterpone, Luca. - ELETTRONICO. - (2018). (Intervento presentato al convegno IEEE Radiation and its Effects on Component and Systems - RADECS 2018 tenutosi a Gothenburg- Sweden nel 16-21 September 2018) [10.1109/RADECS45761.2018.9328665].
A Zero-Timing Overhead SET Mitigation Approach for Flash-based FPGAs
Sarah Azimi;Boyang Du;Luca Sterpone
2018
Abstract
Mitigation techniques for SET effects introduce severe timing penalties to the hardened circuit. In this paper, we develop a new SET mitigation approach not introducing timing degradation. Experimental results on Flash-based FPGAs demonstrate its effectiveness.
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https://hdl.handle.net/11583/2710093