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This paper presents a BIST architecture, based on a single microprogrammable BIST processor and a set of memory wrappers, designed to simplify the test of a system containing many distributed multi-port SRAMs of different sizes (number of bits, number of words), access protocol (asynchronous, synchronous), and timing

A programmable BIST architecture for clusters of Multiple-Port SRAMs / Benso, Alfredo; DI CARLO, Stefano; DI NATALE, Giorgio; Prinetto, Paolo Ernesto; Lobetti Bodoni, M.. - STAMPA. - (2000), pp. 557-566. (Intervento presentato al convegno IEEE International Test Conference (ITC) tenutosi a Atlantic City (NJ), USA nel 3-5 Oct. 2000) [10.1109/TEST.2000.894249].

A programmable BIST architecture for clusters of Multiple-Port SRAMs

BENSO, Alfredo;DI CARLO, STEFANO;DI NATALE, Giorgio;PRINETTO, Paolo Ernesto;
2000

Abstract

This paper presents a BIST architecture, based on a single microprogrammable BIST processor and a set of memory wrappers, designed to simplify the test of a system containing many distributed multi-port SRAMs of different sizes (number of bits, number of words), access protocol (asynchronous, synchronous), and timing
2000
0780365461
4.1 Contributo in Atti di convegno
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