Delay model for reconfigurable logic gates based on graphene PN-junctions / Miryala, Sandeep; Calimera, Andrea; Macii, Enrico; Poncino, Massimo. - (2013), pp. 227-232. (Intervento presentato al convegno GLSVLSI-13: ACM Great Lakes Symposium on VLSI tenutosi a Paris nel May) [10.1145/2483028.2483099].

Delay model for reconfigurable logic gates based on graphene PN-junctions

MIRYALA, SANDEEP;CALIMERA, ANDREA;MACII, Enrico;PONCINO, MASSIMO
2013

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Utilizza questo identificativo per citare o creare un link a questo documento: https://hdl.handle.net/11583/2519022
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