Delay model for reconfigurable logic gates based on graphene PN-junctions / Miryala, S., Calimera, A., Macii, E., Poncino, M.. - (2013), pp. 227-232. (GLSVLSI-13: ACM Great Lakes Symposium on VLSI Paris May) [10.1145/2483028.2483099].
Delay model for reconfigurable logic gates based on graphene PN-junctions
MIRYALA, SANDEEP;CALIMERA, ANDREA;MACII, Enrico;PONCINO, MASSIMO
2013
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https://hdl.handle.net/11583/2519022
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