Archivio Istituzionale della RicercaLAGOSTINA, LORENZO
LAGOSTINA, LORENZO
Dipartimento di Elettronica e Telecomunicazioni
090728
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Design for testability using mixed-polarity flip-flops and latches
2026 Lagostina, L.; Cortadella, J.; Casu, M. R.; Lavagno, L.
AEQUAM: Accelerating Quantum Algorithm Validation through FPGA-Based Emulation
2025 Lagostina, L.; Volpe, D.; Zamboni, M.; Turvani, G.
Mix & Latch: Comparison With State-of-the-Art Retiming On a RISC-V Benchmark
2024 Lagostina, Lorenzo; Minnella, Filippo; Cortadella, Jordi; Casu, Mario R.; Lazarescu, Mihai T.; Lavagno, Luciano
| Citazione | Data di pubblicazione | Autori | File |
|---|---|---|---|
| Design for testability using mixed-polarity flip-flops and latches / Lagostina, L., Cortadella, J., Casu, M.R., Lavagno, L.. - (2026), pp. 1-6. (2026 Design, Automation & Test in Europe Conference (DATE) Verona (Ita) 20 – 22 April 2026) [10.23919/DATE69613.2026.11539453]. | 1-gen-2026 | Lagostina L.Casu M. R.Lavagno L. + | DATE_DFT_LATCH_26.pdf; Design_for_testability_using_mixed-polarity_flip-flops_and_latches.pdf |
| AEQUAM: Accelerating Quantum Algorithm Validation through FPGA-Based Emulation / Lagostina, L., Volpe, D., Zamboni, M., Turvani, G.. - In: IEEE ACCESS. - ISSN 2169-3536. - 13:(2025), pp. 130232-130255. [10.1109/ACCESS.2025.3589746] | 1-gen-2025 | Lagostina L.Volpe D.Zamboni M.Turvani G. | IEEE_ACCESS_AEQUAM_final.pdf; AEQUAM_Accelerating_Quantum_Algorithm_Validation_Through_FPGA-Based_Emulation.pdf |
| Mix & Latch: Comparison With State-of-the-Art Retiming On a RISC-V Benchmark / Lagostina, L., Minnella, F., Cortadella, J., Casu, M.R., Lazarescu, M.T., Lavagno, L.. - In: IEEE TRANSACTIONS ON COMPUTER-AIDED DESIGN OF INTEGRATED CIRCUITS AND SYSTEMS. - ISSN 0278-0070. - STAMPA. - 43:7(2024), pp. 2229-2233. [10.1109/TCAD.2024.3360314] | 1-gen-2024 | Lagostina, LorenzoMinnella, FilippoCortadella, JordiCasu, Mario R.Lazarescu, Mihai T.Lavagno, Luciano | Mix_amp_Latch_Comparison_With_State-of-the-Art_Retiming_On_a_RISC-V_Benchmark.pdf; Minnella-Mix.pdf |