A Verilog-A Model for Reconfigurable Logic Gates Based on Graphene pn-Junctions / Miryala, Sandeep; Montazeri, M.; Calimera, Andrea; Macii, Enrico; Poncino, Massimo. - (2013), pp. 877-880. (Intervento presentato al convegno DATE-13: ACM/IEEE Design, Automation & Test in Europe tenutosi a Dresden nel March) [10.7873/DATE.2013.185].

A Verilog-A Model for Reconfigurable Logic Gates Based on Graphene pn-Junctions

MIRYALA, SANDEEP;CALIMERA, ANDREA;MACII, Enrico;PONCINO, MASSIMO
2013

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Utilizza questo identificativo per citare o creare un link a questo documento: https://hdl.handle.net/11583/2519018
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