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This article presents an online and offline built-in self-test architecture implemented as an SRAM intellectual-property core for telecommunication applications. The architecture combines fault-latency reduction, code-based fault detection, and architecture-based fault avoidance to meet reliability constraints

Online and Offline BIST in IP-Core Design / Benso, Alfredo; Chiusano, SILVIA ANNA; DI NATALE, Giorgio; Prinetto, Paolo Ernesto; Lobetti Bodoni, M.. - In: IEEE DESIGN & TEST OF COMPUTERS. - ISSN 0740-7475. - STAMPA. - 18(5):(2001), pp. 92-99. [10.1109/54.953276]

Online and Offline BIST in IP-Core Design

BENSO, Alfredo;CHIUSANO, SILVIA ANNA;DI NATALE, GIORGIO;PRINETTO, Paolo Ernesto;
2001

Abstract

This article presents an online and offline built-in self-test architecture implemented as an SRAM intellectual-property core for telecommunication applications. The architecture combines fault-latency reduction, code-based fault detection, and architecture-based fault avoidance to meet reliability constraints
2001
IEEE DESIGN & TEST OF COMPUTERS
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