A refinement methodology for clock gating optimization at layout level in digital circuits / Benini, L.; Bonanno, Alberto; Bocca, Alberto; Macii, Alberto; Macii, Enrico; Nagel, J. L.; Piguet, C.; Poncino, Massimo. - In: JOURNAL OF LOW POWER ELECTRONICS. - ISSN 1546-1998. - 6:1(2010), pp. 44-55. [10.1166/jolpe.2010.1055]

A refinement methodology for clock gating optimization at layout level in digital circuits

BONANNO, ALBERTO;BOCCA, ALBERTO;MACII, Alberto;MACII, Enrico;PONCINO, MASSIMO
2010

File in questo prodotto:
Non ci sono file associati a questo prodotto.
Pubblicazioni consigliate

Caricamento pubblicazioni consigliate

I documenti in IRIS sono protetti da copyright e tutti i diritti sono riservati, salvo diversa indicazione.

Utilizza questo identificativo per citare o creare un link a questo documento: http://hdl.handle.net/11583/2374688
 Attenzione

Attenzione! I dati visualizzati non sono stati sottoposti a validazione da parte dell'ateneo